在FPGA设计中，必须首先明确HDL源代码编写非常重要;不同综合工具包含的综合子集不同致使有些HDL语句在某些综合工具中不能综合;同一逻辑功能可用不同HDL语句进行描述，但占用资源却可能差别很大。同时应当深刻理解并发性是硬件描述语言与普通高级语言的根本区别，因而设计硬件电路不能受传统顺序执行思维的束缚。

　　此外，我们应当清楚速度优化与面积优化在FPGA设计中占有重要地位。对于大多数数字系统设计而言，速度常常是第一要求，但FPGA结构特性、综合工具性能、系统电路构成、PCB制版情况及HDL代码表述都会对工作速度产生重要影响。我们通过在电路结构设计中采用设计、寄存器配平、关键路径法可以进行速度优化。

　　(1)流水线设计

　　流水线(Pipelining)技术在速度优化中相当流行，它能显著提高系统设计的运行速度上限，在现代微、数字信号处理器、MCU、高速数字系统设计中都离不开流水线技术。图4与图5是流水线设计的典型图示，其中图4未使用流水线设计，图5采用了2级流水线设计，在设计中将延时较大的组合逻辑块切割成两块延时大致相等的组合逻辑块，并在这两个逻辑块中插入了触发器，即满足以下关系式：Ta=T1+T2，T1≈T2。通过分析可知，图4中Fmax≈1/Ta;图5中流水线第1级最高工作频率Fmax1≈1/T1，流水线第2级最高工作频率Fmax2≈1/T2≈1/T1，总设计最高频率为Fmax≈Fmax1≈Fmax2≈1/T1，因此图5设计速度较图4提升了近一倍。

　　(2)寄存器配平(Register Balancing)

　　寄存器配平是通过配平寄存器之间的组合延时逻辑块来实现速度优化，两个组合逻辑块延时差别过大，导致设计总体工作频率Fmax取决于T1，即最大的延时模块，从而使设计整体性能受限。通过对图7设计进行改进，将延时较大的组合逻辑1的部分逻辑转移到组合逻辑2中，成为图8结构，以减小延时T1，使t1≈t2，且满足T1+T2=t1+t2。寄存器配平后的图8结构中Fmax≈1/t1>1/T1，从而提高了设计速度。

　　(3)关键路径法

　　关键路径是指设计中从输入到输出经过的延时最长的逻辑路径，优化关键路径是提高设计工作速度的有效方法。图9中Td1>Td2，Td1>Td3，关键路径为延时Td1的模块，由于从输入到输出的延时取决于延时最长路径，而与其他延时较小的路径无关，因此减少Td1则能改善输入到输出的总延时。

　　在优化设计过程中关键路径法可反复使用，直到不可能减少关键路径延时为止。许多EDA开发工具都提供时序分析器可以帮助找到延时最长的关键路径，以便设计者改进设计。对于结构固定的设计，关键路径法是进行速度优化的首选方法，可与其他方法配合使用。

　　在FPGA设计中，面积优化实质上就是资源利用优化，面积优化有多种实现方法，诸如资源共享、逻辑优化、串行化，其中资源共享使用较多，下面举例说明。

　　在利用FPGA设计数字系统时经常遇到同一模块需要反复被调用，例如多位乘法器、快速进位加法器等算术模块，它们占用芯片资源很多，使系统成本及器件功耗大幅上升，因而使用资源共享技术能够显著优化资源。图10和图11是资源共享的一个典型实例，由图可见使用资源共享技术节省了一个多位乘法器，从而达到减少资源消耗、优化面积的目的。